项目名称：    数字集成电路测试中的若干关键基础问题研究

推荐单位：    中国科学院

项目简介：    本项目属于信息科学领域。测试是容错计算的基础技术、是集成电路行业的关键技术。本项目主要研究数字集成电路测试的基础理论和测试方法学，科学发现与创新点为：

1．在国际上首次提出布尔过程的概念，把数字电路的逻辑行为与定时特性结合起来，用解析的方法系统地处理数字集成电路。弥补了数字集成电路测试理论的不足。

2．提出了可编程逻辑阵列（PLA）测试的闵方法（本领域国际公认的25种PLA测试方法之一）。证明了只要考虑交叉点故障就自动包括固定型故障和桥接故障，建立了PLA统一的故障模型。

3．提出了精简故障集的时延测试方法，包括不可测故障识别方法、可变双观测点的时延测试方法、精确串扰源通路时延故障模型及其测试生成。给出了使用静态蕴涵识别不可测通路时延故障的下界，有效精简了时延测试的故障集。证明了可将完全时延测试所需要测试的通路数，从与电路规模呈指数递增减少为线性增长。

4．发现了时序压缩序列和矩阵二维空间变换之间的满射关系，建立了对测试响应进行时序压缩的理论分析方法，首次证明了卷积编码压缩电路的特性，拓展了内建自测试的基础理论。

本项研究发表的学术论文被SCI收录34篇、EI收录93篇；授权发明专利4件。2篇论文被收入该领域的经典教材"Digital Systems Testing and Testable Design"，7篇论文被收入该领域有影响的专著"VLSI Test Principle and Architecture: Design for Testability"。此外，该领域国际知名学者E.J.McClusky, M.A.Breuer等均在论文中引用了我们的论文，对本项目的科学发现和提出的新方法作出较高评价。

本项目部分成果已成功应用于中科院计算所研制的64位高性能通用处理器龙芯2号（4700万晶体管）的可测试性设计，为芯片的质量检测提供了测试技术保障。

主要发现点：  1．提出了可编程逻辑阵列（PLA）测试的闵方法。证明了只要考虑交叉点故障就自动包括固定型故障和桥接故障，从而建立了PLA统一的故障模型，为PLA的测试产生提供了形式的方法。容易产生测试的PLA的设计提供了在设计阶段就考虑测试问题的新思路。针对PLA的特点，面向乘积线的测试产生方法可以做到高速而有效；容易产生测试PLA设计方法从方法论角度创新，在设计阶段就设计一种容易产生测试PLA，使得不增加特殊硬件，即可使测试产生问题变成一个线性复杂性的计算问题，突破了其他方法的框框。[容错计算理论][代表1-3]

2．提出了布尔过程新概念。把数字电路的逻辑行为与定时特性结合起来，用解析的方法系统地处理数字集成电路。使数字电路的逻辑行为成为时间的具有可数个不连续点的函数，使得用解析方法研究数字电路成为可能。弥补了数字集成电路测试理论的不足（布尔代数只能反映逻辑功能、时态逻辑不能反映计算性能）。布尔过程的样本是波形。对于波形，给出了它的范式表示，并且证明了波形的范式表示的存在性和唯一性；定义了波形间的距离和极限。基于波形极限，引入了通路敏化与时延的概念，给出了通路敏化的充分必要条件。已成功应用于求最长可敏化通路和动态电流测试。[容错计算理论][代表4-5]

3．提出了精简故障集的时延测试方法，包括不可测故障识别方法、可变双观测点的时延测试方法、精确串扰源通路时延故障模型及其测试生成。给出了使用静态蕴涵识别不可测通路时延故障的下界，有效精简了时延测试的故障集。证明了可将完全时延测试所需要测试的通路数，从与电路规模呈指数递增减少为线性增长。[容错计算理论][代表6-8]

4．提出了测试响应时序压缩的理论分析方法。发现了时序压缩序列和矩阵二维空间变换之间的满射关系。融合概率论、图论和矩阵变换等数学工具，证明并分析了卷积编码压缩电路的特性。演化出未知位容忍能力特征函数，提出了多权重时序压缩方法。[容错计算理论][代表9-10]

主要完成人：  1.   闵应骅

提出总体学术思想和研究方案、阐明科学理论；对第1发现点"可编程逻辑阵列（PLA）测试的闵方法" 和第2发现点"布尔过程论"做出了创造性贡献；是"PLA测试的闵方法"的主要提出人；是"布尔过程论"的共同提出人；是专利"集成电路全速电流测试方法"的主要发明人。是[代表1-7]署名作者；在该项研究中的工作量占本人工作量的90%。

2.   李晓维

提出研究方案和手段、阐明科学理论；对第3发现点"精简故障集的时延测试方法"和第4发现点"测试响应时序压缩的理论分析方法"做出了创造性贡献；是"测试响应时序压缩的理论分析方法"的共同提出者；是专利"一种单输出无反馈时序测试响应压缩电路"和"一种线间串扰减速效应的时延测试生成方法"的共同发明人。是[代表8-10]署名作者；在该项研究中的工作量占本人工作量的80%。

3.   李忠诚

提出研究方案和手段、阐明科学理论；对第2发现点"布尔过程论"和第3发现点"精简故障集的时延测试方法"做出了创造性贡献；是"布尔过程论"的共同提出人；是"精简故障集的时延测试方法"的共同提出者。是[代表4-7]署名作者；在该项研究中的工作量占本人工作量的70%。

4.   李华伟

解决关键性学术难题；对第3发现点"精简故障集的时延测试方法" 和第4发现点"测试响应时序压缩的理论分析方法"做出了创造性贡献；是"精简故障集的时延测试方法"的共同提出者；是"测试响应时序压缩的理论分析方法"的共同提出者；是专利"电路时延测试方法"的发明人；是专利"一种线间串扰减速效应的时延测试生成方法"的共同发明人。是[代表7-10]署名作者；在该项研究中的工作量占本人工作量的90%。

5.   韩银和

解决关键性学术难题和实验技术难点；对第4发现点"测试响应时序压缩的理论分析方法"做出了创造性贡献；是"测试响应时序压缩的理论分析方法"的共同提出者；是专利"一种单输出无反馈时序测试响应压缩电路"的共同发明人。是[代表9-10]署名作者；在该项研究中的工作量占本人工作量的90%。

10篇代表性论文：  1.   "A PLA Design for Ease of Test Generation," 14th Intl. Symp. Fault-Tolerant Comput, FL, USA, June 1984, pp.436-442

2.   "Strongly Fault Secure PLAs and Totally Self--Checking Checkers," IEEE Trans. on Computers, Vol. 37, No.7, July 1988. pp.863-867

3.   "容易产生测试的 PLA", 《中国科学》A辑, 1990年8月, 第8期, pp.869-879 (Yinghua Min, "Programmable Logic Arrays with the Properties of Easy Test Generation," Science in China, (Series A), Vol.33, No.12,

4.   "Boole过程论",《中国科学》E辑, 1996年12月, 第26卷, 第6期, 第541-548页 (Yinghua Min, Zhongcheng Li, and Z.Zhao, "Boolean Process," Science in China, Series E, Vol.40, No.3, June 1997, pp.250-257)

5.   "IDDT Testing versus IDDQ Testing," J. of Electronic Testing: Theory and Applications, Vol.13, No.1, pp.51-55, Aug. 1998

6.   "Efficient Identification of Non-Robustly Untestable Path Delay Faults" IEEE Intl Test Conf. Washington D.C., Nov. 1997, pp.992-997

7.   "Reduction of Number of Paths to be tested in Delay Testing," J. of Electronic Testing: Theory and Applications, Vol.16, No.5, Oct. 2000, pp.477-487

8.   "Selection of Crosstalk-induced Faults in Enhanced Delay Test", Journal of Electronic Testing: Theory and Application, Vol.21, No.2, 2005, pp.181-195

9.   "Test Resource Partitioning Based on Efficient Response Compaction for Test Time and Tester Channels Reduction", Journal of Computer Science and Technology, Vol.20, No.2, 2005, pp.201-209

10.  "Theoretic Analysis and Enhanced X-Tolerance of Test Response Compact based on Convolutional code", Proc. of IEEE Asia and South Pacific Design Automation Conference (ASP-DAC2005), Jan. 18-21, 2005, S